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アイテム
An Optimum Design of FFT Multi-Digit Multiplier and Its VLSI Implementation
https://uec.repo.nii.ac.jp/records/6975
https://uec.repo.nii.ac.jp/records/6975246a3035-0801-41c0-bdc4-290bff1b6759
名前 / ファイル | ライセンス | アクション |
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9000000151.pdf (150.6 kB)
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Item type | 紀要論文 / Departmental Bulletin Paper(1) | |||||
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公開日 | 2010-02-16 | |||||
タイトル | ||||||
タイトル | An Optimum Design of FFT Multi-Digit Multiplier and Its VLSI Implementation | |||||
言語 | en | |||||
言語 | ||||||
言語 | eng | |||||
キーワード | ||||||
言語 | en | |||||
主題Scheme | Other | |||||
主題 | FFT | |||||
キーワード | ||||||
言語 | en | |||||
主題Scheme | Other | |||||
主題 | multi-digit multiplier | |||||
キーワード | ||||||
言語 | en | |||||
主題Scheme | Other | |||||
主題 | VLSI | |||||
キーワード | ||||||
言語 | en | |||||
主題Scheme | Other | |||||
主題 | error analysis | |||||
資源タイプ | ||||||
資源タイプ識別子 | http://purl.org/coar/resource_type/c_6501 | |||||
資源タイプ | departmental bulletin paper | |||||
著者 |
Yazaki, Syunji
× Yazaki, Syunji× Abe, Koki |
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抄録 | ||||||
内容記述タイプ | Abstract | |||||
内容記述 | We designed a VLSI chip of FFT multiplier based on simple Cooly-Tukey FFT using a floating-pointrepresentation with optimal data length based on an experimental error analysis. The VLSIimplementation using HITACHI CMOS 0.18 μm technology can perform multiplication of 25 to 213digit hexadecimal numbers 19.7 to 34.3 times (25.7 times in average) faster than software FFTmultiplier at an area cost of 9.05mm2 . The hardware FFT multiplier is 35.7 times faster than thesoftware FFT multiplier for multiplication of 221 digit hexadecimal numbers. Advantage ofhardware FFT multiplier over software will increase when more sophisticated FFT architecturesare applied to the multiplier. | |||||
書誌情報 |
ja : 電気通信大学紀要 巻 18, 号 1-2, p. 39-45, 発行日 2006-01-31 |
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出版者 | ||||||
出版者 | 電気通信大学 | |||||
ISSN | ||||||
収録物識別子タイプ | ISSN | |||||
収録物識別子 | 0915-0935 | |||||
著者版フラグ | ||||||
出版タイプ | VoR | |||||
出版タイプResource | http://purl.org/coar/version/c_970fb48d4fbd8a85 |