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アイテム
TSVを考慮した3次元積層プロセッサ向けフロアプランナの提案とマルチコアプロセッサの配置設計
https://uec.repo.nii.ac.jp/records/1944
https://uec.repo.nii.ac.jp/records/194436c52a63-c15f-4ded-b25e-623e2b2fdc92
| 名前 / ファイル | ライセンス | アクション |
|---|---|---|
1452021.pdf (14.5 MB)
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| Item type | 学位論文 / Thesis or Dissertation(1) | |||||
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| 公開日 | 2016-03-25 | |||||
| タイトル | ||||||
| タイトル | TSVを考慮した3次元積層プロセッサ向けフロアプランナの提案とマルチコアプロセッサの配置設計 | |||||
| 言語 | ja | |||||
| 言語 | ||||||
| 言語 | jpn | |||||
| 資源タイプ | ||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_46ec | |||||
| 資源タイプ | thesis | |||||
| 著者 |
村田, 篤志
× 村田, 篤志 |
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| 抄録 | ||||||
| 内容記述タイプ | Abstract | |||||
| 内容記述 | 近年半導体技術の進歩により3次元積層技術が開発され、半導体チップの更なる性能向上が期待されている。 3次元積層実装を行うことによってトランジスタ数あたりのチップ面積（フットプリント）を減少させることが出来、さらにはモジュール（一定の機能をもったひとまとまりの回路）同士の幾何学的な距離が短くなり，平面配置に比べて配線長を短縮することが出来る。さらに、積層間の結線を行う際にチップ外に配線を通して結線するワイヤボンディングに代わり、積層内を貫通する電極であるTSVを用いる事で積層間配線長を短縮できるようになった。3次元積層技術の利点としてチップ面積の減少とそれに伴う歩留まりの向上、モジュール間配線の減少による高速化と消費電力の減少、バンド幅の増加、異なるプロセスの混在など数多くの利点が挙げられ、TSVによる柔軟な配線はこれらをさらに促進する。一方で3次元積層技術の問題点は、設計の難化、製造コストの増大、熱密度の増加が挙げられる。柔軟な層間配線を可能とするTSVだが、通常配線に比べれば100?1000倍程度の大きさとなる。更に総配線長はTSVがどこに配置されるかによって大きく変化する。しかし、従来の手法ではモジュール位置が優先され，TSVの配置が最適化されない。そこで本論文では複数のTSVをまとめて扱い，TSV配置を準最適化する探索配置アルゴリズムを提案する。我々の手法ではTSVを配置するための場所を仮想的なモジュール、「TSVモジュール」として他のモジュールと同様に探索アルゴリズムに従って準最適化する。提案システムの評価ではシングルコアプロセッサ、マルチコアプロセッサについてフロアプランを取得した。 これらの評価を行い、TSVモジュールを導入することでいままでより配線が向上したフロアプランを得ることが出来た。これはシングルコアだけではなくマルチコアでも同様なことが言えた。また、従来のシーケンスペアではホワイトスペースが出来ないような位置にTSVモジュールが存在することで、本来の手法では配置されないような場所にもTSVを配置するのに適した場所が存在する事がわかった。 | |||||
| 学位授与機関 | ||||||
| 学位授与機関名 | 電気通信大学 | |||||
| 学位授与年度 | ||||||
| 内容記述タイプ | Other | |||||
| 内容記述 | 2015 | |||||
| 学位授与年月日 | ||||||
| 学位授与年月日 | 2016-03-25 | |||||
