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アイテム
配線アクティビティを考慮した３次元積層プロセッサ向けフロアプランナの提案とマルチコアプロセッサの配置設計
https://uec.repo.nii.ac.jp/records/4968
https://uec.repo.nii.ac.jp/records/496890381324-7fac-4035-8017-cdd914f4fc99
| 名前 / ファイル | ライセンス | アクション |
|---|---|---|
1352001.pdf (33.4 MB)
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| Item type | 学位論文 / Thesis or Dissertation(1) | |||||||||
|---|---|---|---|---|---|---|---|---|---|---|
| 公開日 | 2015-03-25 | |||||||||
| タイトル | ||||||||||
| タイトル | 配線アクティビティを考慮した３次元積層プロセッサ向けフロアプランナの提案とマルチコアプロセッサの配置設計 | |||||||||
| 言語 | ja | |||||||||
| 言語 | ||||||||||
| 言語 | jpn | |||||||||
| 資源タイプ | ||||||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_46ec | |||||||||
| 資源タイプ | thesis | |||||||||
| 著者 |
稲場, 朋大
× 稲場, 朋大
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| 抄録 | ||||||||||
| 内容記述タイプ | Abstract | |||||||||
| 内容記述 | 半導体デバイス3次元積層技術が発展し，半導体チップ電力性能比向上のための有力な選択肢となっている。3次元積層技術の利点として、チップ面積の減少とそれに伴う歩留まりの向上、モジュール内、モジュール間配線の減少による高速化と消費電力の減少、バンド幅の増加、異なるプロセスの混在が挙げられる。3次元積層技術をプロセッサに適用することで、プロセッサの性能ボトルネックとなっている配線遅延、配線消費電力を根本的に改善出来る。 半導体デバイスの設計では、巨大な設計空間からモジュール配置を決定するためにフロアプランナが使用される。フロアプランナは自己探索アルゴリズムを使用し、評価関数の値を最適化したモジュール配置を出力する。３次元積層プロセッサの配置設計では、面積、熱、配線長、配線消費電力等が最適化の対象となる。配置設計によって、ディレイ、バンド幅等のパラメタに差が生じるため、プロセッサ設計の早期にモジュール配置を把握出来ると有益である。 本論文では、配線アクティビティを考慮した3次元積層プロセッサ向けフロアプランナを提案する。配線アクティビティとは、一般に配線長として使用される、モジュール間のビット幅と配線長の積に、配線の使用回数を重み付けしたパラメタである。配線コストとして、配線長の代わりに配線アクティビティを使用することで、配線の長さではなく、配線消費電力を最適化出来る。配線の使用回数をプロセッサシミュレータから取得することで、チップ上で実際に実行されるアプリケーションの傾向を踏まえた最適化が可能となる。また、プロセッサアーキテクト支援のため、提案フロアプランナは一般的なプロセッサシミュレータ、電力/面積シミュレータと協調する。評価として、シングルコア、マルチコアプロセッサの配置設計を行い、議論を行った。 | |||||||||
| 学位授与機関 | ||||||||||
| 学位授与機関名 | 電気通信大学 | |||||||||
| 学位授与年度 | ||||||||||
| 内容記述タイプ | Other | |||||||||
| 内容記述 | 2014 | |||||||||
| 学位授与年月日 | ||||||||||
| 学位授与年月日 | 2015-03-25 | |||||||||
